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半導体デバイスのラッチアップ試験 |
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ラッチアップ試験 |
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| ＣＭＯＳデバイスは、構造上デバイス内部にバイポーラ型の寄生トランジスタ回路が構成され、それがサイリスタと同じ構成になることから、外来サージ等でトリガされるとこのサイリスタがターンオンし、過大な電流が流れ続ける。この過大な電流が流れ続けるラッチアップ現象に対する耐性を評価する為の試験です。ラッチアップが発生すると、動作不良や破壊が発生する。 |
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1.試験項目 |
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（１）パルス電流注入法
【試験条件】
パルス電流印加，パルス幅：10ms
【試験回路】
図-1，2
【規格準拠】
EIAJ ED-4701/306 |
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（２）電源過電圧方法
【試験条件】
パルス電圧印加，パルス幅：5ｓ
【試験回路】
図-3
【規格準拠】
EIAJ ED-4701/306 |
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（３）ESDパルス印加方法
【試験条件】
コンデンサチャージ法
200pF，0Ω
【試験回路】
図-4 |
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弊社では、お客様のご要望により上記の何れの試験も実施することが出来ます。
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