CMOSタイプの半導体が構造上有する寄生サイリスタのターンオンに伴う誤動作に対する耐量を評価します。

寄生サイリスタのターンオン発生モデルにより、以下の3種類の方法があります。

(1)パルス電流注入法
　   【目的】  入出力端子から電気ストレスを受けた場合のラッチアップ耐量を評価します。
　   【試験条件例】  電流=50mA,パルス幅=10ms,1回印加
　   【参考規格例】  JEITA,JEDEC
　   【対応範囲】  PIN数:1〜256pin,電流:±1〜±1000mA

(2)電源過電圧法
　   【目的】  電源端子の過電圧によるラッチアップ耐量を評価します
　   【試験条件例】  電圧C=絶対最大定格,パルス幅=5s,1回印加
　   【参考規格例】  JEITA,JEDEC
　   【対応範囲】  PIN数:1〜256pin,電圧:±0.1〜±35V

(3)コンデンサ電圧印加法
　   【目的】  入出力端子から静電気ストレスを受けた場合のラッチアップ耐量を評価します。
　   【試験条件例】  Vcc=定格最大値,C=200pF,R=0Ω,1回印加　（C:コンデンサ容量,R:抵抗）
　   【参考規格例】  JEITA(正式規格にはなっていません)
　   【対応範囲】  PIN数:1〜256pin,電圧:±1〜±1000V

【128ピンQFPパッケージのCMOS構造のICについてラッチアップ(パルス電流注入法)試験を実施する場合】
    試験条件：注入電流=50mA,パルス幅=10ms,1回印加,極性=±両極性,評価数量3個
    概算費用：15万円〜
    試験工期：4日
            ＊注意：パッケージが特殊な場合、専用のボードの作成が必要になりますので材料費として

    なお、上記費用・工期は参考となりますので、個々のご依頼内容によって変わります。
    詳細は営業担当者までお問い合わせください。

        ・パッケージ外形寸法
        ・ピン数(ラッチアップ印加ピン数)
        ・試験数量
        ・試験条件(スタート値、ストップ値、ステップ値、印加極性)
    これらの情報を事前にいただけますと、より詳細なお見積が可能となります。

試験をご依頼いただける場合は  試験依頼書  に必用事項をご記入いただき、ご捺印の上、営業担当者まで
お申し付けください。